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2010年12月01日の記事は以下のとおりです。

HC-20の修理その2.5

 昨日の波形から,もう1つ波形を一緒に取って,データとアドレスを特定しようという話を昨日書きました。面白そうで時間もかからないということもあり,昨夜寝る前に試して見ました。

ファイル 426-1.jpg

 上はデータバスのD0,下はアドレスバスのA0です。

 赤い線はA0が変化するタイミングで私が勝手に引いたものです。ちょうど等間隔に引かれており,その間隔は約1.6usと,このシステムの1サイクル(1.63us)と一致しています。CPUが生きててよかったです。

 で,このオシロは2現象ですのでEクロックやアドレスストローブ(AS)を一緒に観測できなかったのですが,下位アドレスのラッチはASの立ち上がりで行われますから,この赤線のタイミングが,ASそのものと考えて差し支えないと思います。

 さてさて,今回のD0の動きを見ていて思ったのですが,現在SRAMを全て外してありますので,もしCPUがSRAMからのリードを行おうとしたら,バスはオープンになってしまいますので,1MΩのプルダウンだけがみえてしまいます。

 だけど,プルダウンが行われているので本来なら0Vまで落ちきってくれねばいけないところです。ここに0.6Vから0.7V程度の電圧が残っているということは・・・なんかヒントの香りがしてきます。

 それはそれとして,ASでアドレスをラッチしたしばらくあとに,データがのるわけですが,この写真,例えば一番左に写っているサイクルだと,D0にまずアドレスがHighとして現れASでラッチ,A0がHighに固定されたのち,D0がLowに落ちて0を示そうとしています。

 しかし0.7V付近まで落ちているだけで,0Vまで落ちきっていません。次のサイクルのように,CPUが能動的にこのピンにLow出力を出せば,ちゃんと0Vまで落ちるので,どうやらこの時CPUはリード,つまり入力側になっているようです。これもR/Wを一緒に観測しないと断定できませんが・・・

 D0のデータが0.7V付近で,次のサイクルでアドレスがLowで出てくるとちゃんと0Vまで落ちます。ここでASが立ち上がり,LowがA0としてラッチされます。ラッチがおわると,D0にはデータがのり,これをCPUが取り込むようです。このサイクルでも,CPUが入力になると中間電位になっていることがわかります。

 
 うーん,これはかなり面白くなってきました。

 やはり,この中間電位は,なにかを物語っています。どういう状況の時にこの中間電位が起こるのか,もっと多チャンネルで観測するべきです。

 R/WによってCPUが何かを吐き出しているのか,それとも吸い込んでいるのかを見ることも大事,CSによってどのデバイスをアクセスしているときに起こっているのかを見ることも大事です。少なくともD0,A0,R/W,そして各CSについては一緒に観測すべきですね。

 幸いこのオシロには,16chのロジアナが同じ管面に表示出来ます。中間電位を取るD0はアナログでみるとして,それ以外はロジアナで見る事にしましょう。

 この中間電位は,かならずどんなときにも出てくるわけではありません。またSRAMが付いている時でも同様に中間電位を持つことがありました。SRAMを外したから起きているということではないと考えています。

 CPUがなにをアクセスし,それを相手に読むのか書くのか,それが分かると,案外原因をさっと特定できるかも知れません。

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